基于路径相关性电路小延时缺陷检测算法,优秀专业论文

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　基于路径相关性 的 电路 小延时缺陷检测 算法

　摘

　要：在基于纳米技术的现代电路中，小延时缺陷(SDDs)检测是个重要问题，即使这些 SDD 缺陷没有导致功能性故障，但也是一种可靠性隐患，如果工艺发生变化，这些缺陷的检测更为困难。本文提出一种基于电路路径延时相关性的 SDD缺陷检测算法，即使工艺发生变化也可以检测出 SDD 缺陷。该算法利用了如下原理：对两个高度相关的路径，一条路径的延时方差的重要部分可以用另一条路径的延时方差进行描述。另外，考虑了空间和结构相关性及随机掺杂波动，开发并部署了一种统计学计时分析框架，以计算时间信息和跨径相关性(IPC)。基于 74LS85 和 ISCAS85 基准电路的仿真结果验证了本文算法的可行性。

　关键词：电路；小延时缺陷；故障；路径相关性；扫描方差 中图分类号：TP393

　文献标识码：A Circuit Small Delay Defects Detection Algorithm Based on Path Correlation Abstract: Detection of Small Delay Defects (SDDs) is a major concern in modern circuits using nanometer technologies, even when SDDs do not produce functional failures, they represent a reliability risk. The detection of these defects aggravates in the presence of process variations. In this paper, a methodology to detect SDDs in the presence of process variations using delay correlation information between paths of a circuit is proposed. This methodology exploits the concept that for two highly correlated paths, an important part of the delay variance in one path can be described by the delay variance in the second path. In addition, a statistical timing analysis framework has been developed and implemented to compute timing information and Inter-Path Correlation (IPC), which considers the spatial and structural correlation, and random dopant fluctuations. Simulation results in 74LS85 and ISCAS85 benchmark circuits evince the feasibility of the proposed methodology. Key words: circuits; small delay defects; fault; path correlation;

　screenable variance0 引言 现今，小延时缺陷(SDDs)是现代纳米技术延时缺陷的重要类型。存在 SDD 缺陷的电路仍然可以正常工作，但是性能将会下降，主要体现在信号延时方面。实验数据已经证明，与延时相关的故障分布表现出向小延时发展的趋势 [1] 。这就是说，大部分由于延时缺陷而发生故障的设备，其故障原因大都由小延时缺陷导致。这些缺陷无法用传统测试方法检测出来（比如受干扰测试和跃迁测试）[2] 。此外，SDD 缺陷（比如电阻通路）很可能随着时间的推移而恶化，降低可靠性。SDD 缺陷需要严格的计时测试 [3] 。然而，严格的计时测试的难点在于它所要求的计时间隔和路径松弛次数。另外，工艺变化也会掩盖 SDD 缺陷。正是由于这些原因，面向测试的SDD 缺陷检测技术引起了人们的浓厚兴趣。

　文献[4,5]已经提出了计时感知模式生成工具以进行SDD 缺陷检测。计时信息集成到 ATPG 系统中。Kruseman等人在文献[6]中使用另一种方法来检测 SDD 缺陷。他们提出将传统的延时缺陷模式分组到长度基本相等的路径集合中。Tayade 等人在文献[7]中认为，通过使用延时方差较小的路径，可以提高网络延时缺陷的检测概率。这一发现被用于测试模式生成策略中。Yilmaz 等人在文献[8]中提出使用输出偏差概率作为 SDD 扫描最优路径的选择标准。Pei 和Yan等人分别在文献[9]和[10]中提出使用faster-than-at-speed时钟频率来强调 SDD 缺陷检测对路径延时的影响。Favalli等人在文献[11]中提出使用脉冲传播特征和在线测试结构来扫描非关键路径的 SDD 缺陷。但这需要部署脉冲检测设备，且信号特征对工艺变化非常敏感。Yan 等人在文献[3]中提出了一种非常有趣的测试技术，可以检测出松弛区间的异常延时。通过比较晶片相邻管芯的切换延时可以实现这一点。如果使用这种方法，相邻管芯相同信号的切换延时方差应该非常小。

　在本文中，我们提出一种新的 SDD 检测方法，即使发生工艺变化，也可以检测出关键和非关键路径的 SDD 缺陷。通过分析两条路径的输出相关性，可以将缺陷导致的小延时和工艺变化区分开来。该算法利用了如下原理：对两个高度相关的路径，一条路径的延时方差的重要部分可以用另一条路径的延时方差进行描述。两条路径的延时输出测量值一定与跨径相关性(IPC)相吻合。否则，两条路径中便有一条存在缺陷。通过观察多个时间延时间隔时的输出来获得输出延时测量值。开发并部署了一种统计学计时分析框架，以计算计时信息及跨径协方差，以估计跨径相关性。它还考虑了空间和结构相关性及随机掺杂波动。基于 74LS85 和 ISCAS85基准电路的仿真结果验证了本文算法的可行性。

　山西农业大学青年基 金资助( 课题编号：201319)。作者简介：成丽君（1980 年 9 月生-），女，山西省太谷县人，硕士，讲师，研究方向为：故障诊断、移动终端程序设计。

　 本文结构如下：第 2 节讨论与本文有关的相关性原则；第 3 节给出本文基于跨径相关性的 SDD 缺陷检测算法；第4 节简要描述跨径相关性估计算法；第 5 节给出仿真结果；最后，在第 6 节简要总结全文。

　2 相关性原则 本文通过分析路径间的输出延时相关性来确定是否存在缺陷。下面，我们讨论与本文有关的相关性原则。

　我们经常使用概率分布来描述随机变量。两个概率分布间的关系被描述为两个变量相对标称值的变化幅度，且这一特征被称为协方差。我们使用称为相关性系数    的无量纲系数，该系数的数值在-1 和 1 之间。如果两个变量完全相关，则可以使用线性近似来表示两个变量间的关系（见图 1a）。如果两个随机正态变量的相关性比较强   0.5    ，则两个变量间的关系为半线性关系（见图 1b）。

　图 1 相关性程度不同时，均值为 0、方差为 1 的两个随机变量的点状分布图 完全相关关系和非完全相关关系间的一个重要区别就是关系的可预测性。可预测性是指根据一个变量对另一个变量的估计精度。如果是完全相关，则预测出的值是准确的；但是对相关性低于 1 的相关性，估计精度将会下降。通过考虑相关性的最基本含义，即相关性系数的平方  2 ，可以解释两个变量间的可预测性。这种形式的相关性系数表示一个变量的部分方差，且该部分方差可被另一个变量的方差描述，反之亦然。例如，考虑两个变量 A 和 B 且 0.7   ，系数20.49   表示一个变量 49%的方差与另一个变量的方差存在关联。换句话说，一个变量 49%的方差可以归属于另一个变量的方差，但是仍然有 51%的变量无法由另一个变量的方差描述。一个变量的总方差是与另一个变量相关联的变差和无法用另一个变量描述的变差之和。这可以看成预测性误差。于是，当 1   时，根据一个变量（比如1X ）的样本估计而得的另一个变量（比如2X ）的范围可以表示为标准估计误差  e ：

　 2 1 22 2,1e X X X    

　 （1）

　请注意，e 取决于被估计变量的方差及两个变量间的相关性。

　3 基于跨径相关性的小延时缺陷检测 可以使用变量间关系的偏差来检测小延时缺陷。本节首先给出一种单相关性算法，然后进一步提出了一种多相关性算法。

　3.1 检测相关性偏差 已知估计标准误差后，利用每个变量的一个样本，就可以验证两个变量间的相关性。比如一个样本1,iX （见图 2），阈值间隔  e 确定一个窗口，2,iX 的可能值必须落入该窗口才能与两个变量间的关系保持一致。如果2,iX 的值超过阈值间隔，则该样本与相关性不一致。2, FC iX 表示全相关假设时2X 的值。

　图 2 样本1,iX 和e 定义的阈值间隔 2,iX 为了与预测关系保持一致而必须落入的范围定义为：

　   2 21 2 11 11, 2, 1,3 3X Xi X e i X i X eX XX X X                         

　（2）

　其中，1X 和2X 为标准偏差，1X 和2X 为变量1

　X和2X 的均值。

　两个非完全相关的变量的两个样本必须满足式（2）。否则，一个甚至两个样本均将无法与预测相关性一致。式（2）表示了根据1X 估计2X 时的检测间隔。当根据1X 估计2X时，式（1）和式（2）中的下标必须要倒转。

　3.2 基于单相关性的 SDD 缺陷检测 使用先前的相关性偏差检测算法来检测电路 SDD 缺陷。于是，在下文中，  表示 IPC。如果两个路径的延时信息和 IPC 已知，则公式（2）可以重写为公式（3），其中, j iD

　 是第 j 个路径的第 i 个延时样本。

　   2 21 2 11 11, 2, 1,3 3D Di D e i D i D eD DD D D                         

　 （3）

　其中，1D 和2D 为标准偏差，1D 和2D 为路径延时1D 和2D 的均值。

　图 3 给出了某个电路路径 1 和 2 的输入/输出波形。蓝色区域表示工艺变化导致的输出延时变化。在第一种情况下（中间波形），2P 和1P 间的相关性为 1。在第二种情况下（底部波形），2P 和1P 间的相关性小于 1。全相关时，管芯 i 处1P输出的延时样本测量值  1,iD ，对应于同一个管芯1P 输出的确定值 2, FC iD 。对于非完全相关性  121   ，2,iD 可以使任何值均在阈值间隔范围（黄色区域）内。该阈值是由均值 2, FC iD 和标准偏差  e 定义的概率分布函数。跨径相关性越大，阈值间隔越小。如果2,iD 没有落在该阈值间隔内，则表明存在缺陷。SDD 缺陷可以增加路径的延时长度，使其越过阈值间隔，我们可以将这种 SDD 缺陷与工艺变化区分开来，实现 SDD 缺陷检测。最小可检测延时为3min eD    。

　图 3 根据一条路径的延时可以检测出另一路径的最小延时偏差 不论长/短路径的时间松弛度如何，该检测算法均可以检测出 SDD 缺陷。无缺陷电路正态分布形状内部的工艺变化 SDD 缺陷被检测出来后，到底有多少效益，取决于被测电路的实际速度。这一点将在下文分析。图 4 给出了两个路径的可能延时分布。路径 2 是目标路径（即测试路径）。, j iD表示第 j 个路径第 i 个样本管芯的延时。1 、2 、3 表示每个样本的检测间隔。对慢速管芯  1,1 2,1, D D ，效益包括无缺陷电路高斯形状的下方微小区域。另一方面，对于快速管芯  1,3 2,3, D D ，使用跨径相关性的效果在于无缺陷电路高斯形状的下方显著区域。

　图 4 利用本文算法后可以获得的 SDD 缺陷检测性能提升 3.3 基于多相关性的 SDD 缺陷检测 部分路径可能不存在高相关性。可以使用多路径相关性来增加跨径相关性。因此，这可以增加被测试路径的 SDD可检测性（比如检测出更小的 SDD 数值）。这一方法需要定义被检测路径，称为目标路径(OP)，同时定义一组路径 1 nP P ，称为预测路径。这可以帮助我们提高被测试路径的可检测性。利用与 OP 路径方差存在关联的预测路径的样本，可以估计出 OP 路径的样本值。这一近似的估计标准误差与多相关性系数 1.nOP P PR 成比例。多相关性系数表示与预测路径存在关联的目标路径的部分方差。于是，1.nOP P PR 表示多 IPC 相关性。估计的标准误差  e 表示为：

　 . 12 21OP P P ne OPR    

　 （4）

　通过包含与 OP 路径方差存在关联的预测路径，可以增加总相关性数值。共同方差越大，总相关性越大。

　4 跨径相关性估计 通过基于路径的统计学计时分析可以获得跨径相关性估计。利用之前根据部分指标选择而得的敏感化分离路径对其部署。计算 IPC 时考虑的主要因素包括：工艺变化，空间相关性，结构相关性。估计 IPC 还考虑了管芯到管芯(D2D)和管芯内(WID)工艺变化。对空间相关变化和随机变化（比如随机掺杂波动 RDF）进行了建模。空间相关性是指两个参数数值的空间关系。它可以表示为一个对晶片相关性物理测量值进行拟合的分析函数。文献[12]就准确建模空间相关性的函数的选择标准给出了完整分析。本文使用 Long 等人在文献[13]中提出的模型来分析空间相关性。该模型用指数函数来建模空间相关性行为。该模型使用多个网格来表示管芯区域，并且认为位于一个网格中的所有设备具有相同的参数变化。结构相关性由电路拓扑结构生成，当两个路径共享门电路时认为存在结构相关性。结构相关性路径的 IPC 应该比较高，因为共享门电路的所有随机变化和系统变化都会在

　 两个路径间产生相同的波动。

　为了估计跨径延时相关性，需要计算每个路径的延时分布及两个路径间的协方差。被测试路径被敏化和分离后便可以计算每个路径的延时分布。考虑到路径门电路间的空间相关性，通过增加每个引脚对引脚门延时分布，可以实现这一点。认为影响电路的过程参数服从正态分布。因此，每个门延 时 可 以 表 示 为 过 程 参 数 的 线 性 组 合 ，0 1 1 2 2 n nD D s X s X s X      ，其中0D 表示标称延迟，is 表示第 i 个过程参数的变化的延时敏感系数， X 表示所考虑的影响电路延时性能的参数变化   , , ,ox thL W T V 。这些变化可能是系统性变化，也可能是随机性变化。利用 SPICE仿真将每个门电路的敏感性和标称延时预先描述为一个电容负载和输入转换时间的函数。

　5. 仿真实验 将本文技术部署到基于 TSMC 0.18 m  技术的定制设计电路(74LS85)和 ISCAS85 C499 基准数字电路的部分路径上。使用 Mentor Graphics 公司布局、合成、模拟和 DFT 工具组合，及 TSMC 标准库单元。假设 , , ,ox thL W T V 发生15%  波动。SDD 扫描方差(screenable variance )(SSV)定义为表示 SDD 效应可被检测的方差比例的一个指标...

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